Verilog HDL 모듈, 포트, 테스트벤치
+ 모듈 (module) 베릴로그의 모듈은 C의 함수(function) 단위와 비슷하며, 베릴로그 설계를 위한 기본적인 블록 단위이다. module (포트 목록); 으로 시작하며, endmodule로 끝난다. 또한 하나의 모듈은 하나의 파일로 구성된다. 확장자는 .v 이다. * 예시 module example(inp1, inp2, inp3, inp4, result); input inp1, inp2, inp3, inp4; output result; wire t1, t2; and (t1, inp1, inp2); and (t2, inp3, inp4); nor (result, t1, 2t); endmodule + 포트 (port) 포트는 모듈과 모듈을 연결할 수 있는 인터페이스 이다. [범위] 의 형태로 선언하..